摘要:

便攜式移動(dòng)設(shè)備是當(dāng)今半導(dǎo)體集成電路行業(yè)的主要發(fā)展動(dòng)力。其對(duì)封裝的挑戰(zhàn)，除電性能的提高外，還強(qiáng)調(diào)了小型化和薄型化。層疊封裝（PoP）新的趨勢(shì)，包括芯片尺寸增大、倒裝技術(shù)應(yīng)用、超薄化等，進(jìn)一步增加了控制封裝翹曲的難度。超薄封裝的翹曲大小及方向與芯片尺寸、基板和塑封層厚度，以及材料特性密切相關(guān)。傳統(tǒng)的通用封裝方案已不再適用，需要根據(jù)芯片設(shè)計(jì)及應(yīng)用，對(duì)封裝設(shè)計(jì)、材料等因素加以優(yōu)化，才能滿足翹曲控制要求。另外，基板變薄后，來(lái)自不同供應(yīng)商的基板可能出現(xiàn)不同的封裝翹曲反應(yīng)，需要加強(qiáng)對(duì)基板設(shè)計(jì)公差及供應(yīng)鏈的管控。

1 簡(jiǎn)介

當(dāng)今半導(dǎo)體集成電路（IC）的新增長(zhǎng)點(diǎn)，已從傳統(tǒng)的機(jī)算機(jī)及通訊產(chǎn)業(yè)轉(zhuǎn)向便攜式移動(dòng)設(shè)備如智能手機(jī)、平板電腦及新一代可穿戴設(shè)備。集成電路封裝技術(shù)也隨之出現(xiàn)了新的趨勢(shì)，以應(yīng)對(duì)移動(dòng)設(shè)備產(chǎn)品的特殊要求，如增加功能靈活性、提高電性能、薄化體積、降低成本和快速面世等。

層疊封裝（PoP,Package-on-Package，見(jiàn)圖 1）就是針對(duì)移動(dòng)設(shè)備的 IC 封裝而發(fā)展起來(lái)的可用于系統(tǒng)集成的非常受歡迎的三維疊加技術(shù)之一。PoP 由上下兩層封裝疊加而成，底層封裝與上層封裝之間以及底層封裝與母板（M otherboard）之間通過(guò)焊球陣列實(shí)現(xiàn)互連。通常，系統(tǒng)公司分別購(gòu)買底層封裝元件和上層封裝元件，并在系統(tǒng)板組裝過(guò)程中將它們焊接在一起。層疊封裝的底層封裝一般是基帶元件，或應(yīng)用處理器等，而上層封裝可以是存儲(chǔ)器等。

同傳統(tǒng)的三維芯片疊加技術(shù)相比，PoP 結(jié)構(gòu)尺寸雖稍大，但系統(tǒng)公司可以擁有更多元件供應(yīng)商，并且由于 PoP 底層和上層的元件都已經(jīng)通過(guò)封裝測(cè)試，良率有保障，因此 PoP 的系統(tǒng)集成既有供應(yīng)鏈上的靈活性，也有成本控制的優(yōu)勢(shì)。事實(shí)證明，PoP 為系統(tǒng)集成提供了低成本的解決方案。

為了進(jìn)一步利用 PoP 技術(shù)的優(yōu)勢(shì)，系統(tǒng)公司可以同芯片供應(yīng)商與封裝公司合作，對(duì) PoP 底層或上層元件進(jìn)一步集成，以滿足其產(chǎn)品需要。例如，基帶芯片和應(yīng)用處理器芯片可以集成在 PoP 的底層封裝里。

隨著集成度及電性能要求的進(jìn)一步提高，以及超薄化的需求，PoP 封裝技術(shù)也不斷發(fā)展創(chuàng)新，開(kāi)始進(jìn)入新的一代。本文將介紹分析這一領(lǐng)域的最新發(fā)展趨勢(shì)。

封裝技術(shù)的進(jìn)一步超薄化使得封裝翹曲成為一大問(wèn)題。封裝中使用了各種不同的材料，如芯片、基板、塑封等，這些材料具有不同的熱膨脹系數(shù)（CTE，CoefficientofTherm alExpansion）。當(dāng)整個(gè)封裝經(jīng)歷溫度變化時(shí)，例如從封裝過(guò)程時(shí)的高溫降到室溫，由于各種材料的熱膨脹系數(shù)不同，伸縮不一致，從而導(dǎo)致封裝產(chǎn)生翹曲，圖 2 簡(jiǎn)易地說(shuō)明了這一原理。當(dāng)封裝變薄后，鋼性顯著降低，更容易變形，使得翹曲顯著加大。

過(guò)大的翹曲會(huì)使得 PoP封裝在表面焊接（SMT）組裝過(guò)程中，底層封裝與母板之間，或者底層和上層封裝之間的焊錫球無(wú)法連接，出現(xiàn)開(kāi)路，見(jiàn)圖 3。

翹曲已成為影響 PoP 組裝良率的關(guān)鍵因素。超薄化的趨勢(shì)使得翹曲問(wèn)題更加突出，成為一個(gè)阻礙未來(lái) PoP 薄化發(fā)展的瓶頸。因此，各種新的技術(shù)和材料不斷出現(xiàn)，用以降低封裝的翹曲。在這篇文章中，我們將介紹翹曲控制方面的發(fā)展趨勢(shì)。文章更進(jìn)一步從一組超薄 PoP 試驗(yàn)樣品，以及其它一些實(shí)際產(chǎn)品數(shù)據(jù)中，分析探討超薄后可能出現(xiàn)的翹曲大小，以及超薄封裝所帶來(lái)的相應(yīng)的設(shè)計(jì)、材料、生產(chǎn)過(guò)程中可能出現(xiàn)的問(wèn)題和挑戰(zhàn)。

2 層疊封裝（PoP）的發(fā)展趨勢(shì)

新一代層疊封裝的發(fā)展趨勢(shì)可以概括為：

（1）IC 集成度進(jìn)一步提高，芯片尺寸不斷加大，芯片尺寸與封裝尺寸比例不斷提高，使得封裝翹曲也隨之增加。

（2）對(duì)封裝的電性能要求進(jìn)一步提高，倒裝芯片技術(shù)（flip chip）應(yīng)用普及，已代替了傳統(tǒng)的焊線（wire bond） 技術(shù)。更先進(jìn)的則采用銅柱技術(shù)（CopperPillar），以進(jìn)一步縮小焊點(diǎn)間距。

（3）同一芯片針對(duì)不同應(yīng)用及客戶要求采用不同封裝尺寸。這使得封裝材料也應(yīng)隨之而改變，優(yōu)化。另一方面，有時(shí)客戶為了提高 IC 制造良率和產(chǎn)出率，或者應(yīng)用的靈活性，會(huì)把一顆大集成度的系統(tǒng)芯片分割成幾顆小芯片，但仍然要求封裝在同一封裝里。這些都使得封裝難以采用傳統(tǒng)的統(tǒng)一的材料系統(tǒng)，而必須定制優(yōu)化。

（4） PoP 底層和上層之間互連的間距（pitch）縮小。傳統(tǒng) PoP 采用 0.5 m m 或以上間距，現(xiàn)在多采用 0.4 m m 間距。不遠(yuǎn)的將來(lái)，0.3 m m 間距將出現(xiàn)。間距的縮小使得上下層互連的焊錫高度產(chǎn)生問(wèn)題。傳統(tǒng) PoP 采用焊錫球作為上下層的互連，依靠焊錫球在回流液態(tài)下自身的表面張力形成焊球高度。這一高度必須大于底層封裝芯片和塑封厚度，否則就會(huì)出現(xiàn)焊球開(kāi)路。在間距縮小、焊球直徑減小的情況下，這一高度要求難以達(dá)到，必須開(kāi)發(fā)新的技術(shù)。

（5）在超薄化趨勢(shì)下，PoP 封裝的各層材料厚度要求越來(lái)越薄。圖 4 顯示了基板（substrate）和塑封（EM C）厚度的薄化趨勢(shì)。基板厚度已從常見(jiàn)的0.3 m m 薄化到 0.2 m m 左右，甚至 0.13 m m 。而塑封厚度則從 0.28 m m 降至 0.2 m m 和 0.15 m m 。至于芯片本身，厚度也已達(dá) 0.1 m m 以下，0.05 m m 芯片也將出現(xiàn)。封裝薄化帶來(lái)的最大問(wèn)題就是封裝翹曲顯著增加。許多新的 POP 技術(shù)的開(kāi)發(fā)及新材料的應(yīng)用也是針對(duì)降低封裝翹曲。

順應(yīng)上述趨勢(shì)，POP 在封裝技術(shù)和材料使用上也出現(xiàn)新的發(fā)展。

在封裝技術(shù)上，相繼出現(xiàn)了裸芯倒裝的底層封裝（PSfcCSP）和穿塑孔技術(shù)（TM V，Through-M old-Via），見(jiàn)圖 5。裸芯倒裝的翹曲一般會(huì)較大。穿塑孔技術(shù)彌補(bǔ)了這一缺點(diǎn)。穿塑孔技術(shù)是在傳統(tǒng)的塑封基礎(chǔ)上，在上下層封裝互連焊接點(diǎn)處打孔穿透塑封，再通過(guò)焊錫球柱形成上下層連接。穿塑孔技術(shù)具有一些顯著優(yōu)點(diǎn)。首先，它可以通過(guò)塑封材料降低封裝翹曲，可以使用更高的芯片 /封裝尺寸比，這就使得更大芯片的封裝成為可能。其次，上下層封裝互連的焊錫球因?yàn)橛兴芊獾闹魏烷g隔可以使用更細(xì)的互連間距。

為進(jìn)一步薄化 TM V 塑封層，現(xiàn)在又出現(xiàn)了裸芯的 TM V（Exposed-die TM V），即把塑封層高度設(shè)計(jì)成與芯片平齊，使芯片頂部裸露。這樣整個(gè)封裝的高度可以進(jìn)一步降低，但翹曲相對(duì)也會(huì)增加一些。

為降低封裝翹曲，各種新的材料也不斷出現(xiàn)，主要表現(xiàn)在材料特性的改善上。圖 6 顯示了基板核（Core）以及塑封（EM C）的熱膨脹系數(shù)（CTE）的發(fā)展趨勢(shì)。在基板方面，熱膨脹系數(shù)低的基板核有利于降低大芯片封裝翹曲，因此新的基板核材料的熱膨脹系數(shù)在不斷降低。原來(lái)標(biāo)準(zhǔn)的基板核熱膨脹系數(shù)一般在 15-17 ppm 左右，然后出現(xiàn)了 CTE 在9-12 ppm 之間的低 CTE 基板核，現(xiàn)在 CTE 在 5-7ppm 間的超低基板核也已相當(dāng)普及，最新一代的已接近 2-4 ppm 。與此同時(shí)，塑封材料的 CTE 特性則不斷升高，各種高 CTE 的塑封材料也層出不窮，常溫下的 CTE 值已從原有的 10 ppm 左右升至 20-30ppm 之間。這些新材料的研發(fā)極大地幫助改善了因薄化而產(chǎn)生的翹曲問(wèn)題。

為降低封裝翹曲，各種新的材料也不斷出現(xiàn)，主要表現(xiàn)在材料特性的改善上。圖 6 顯示了基板核（Core）以及塑封（EM C）的熱膨脹系數(shù)（CTE）的發(fā)展趨勢(shì)。在基板方面，熱膨脹系數(shù)低的基板核有利于降低大芯片封裝翹曲，因此新的基板核材料的熱膨脹系數(shù)在不斷降低。原來(lái)標(biāo)準(zhǔn)的基板核熱膨脹系數(shù)一般在 15-17 ppm 左右，然后出現(xiàn)了 CTE 在9-12 ppm 之間的低 CTE 基板核，現(xiàn)在 CTE 在 5-7ppm 間的超低基板核也已相當(dāng)普及，最新一代的已接近 2-4 ppm 。與此同時(shí)，塑封材料的 CTE 特性則不斷升高，各種高 CTE 的塑封材料也層出不窮，常溫下的 CTE 值已從原有的 10 ppm 左右升至 20-30ppm 之間。這些新材料的研發(fā)極大地幫助改善了因薄化而產(chǎn)生的翹曲問(wèn)題。

3 超薄穿塑孔 TMV 試驗(yàn)樣品

為了探索封裝超薄化后可能出現(xiàn)的翹曲情況，以及超薄所帶來(lái)的相應(yīng)的設(shè)計(jì)、材料、生產(chǎn)過(guò)程中可能出現(xiàn)的問(wèn)題和挑戰(zhàn)，我們?cè)O(shè)計(jì)并實(shí)際組裝了一組超薄 TM V 試驗(yàn)樣品，見(jiàn)圖 7。

表 1 中所列為試驗(yàn)設(shè)計(jì)參數(shù)。芯片厚度為60μm ，相應(yīng)的塑封層厚度采用 0.15 m m 厚。分別使用了兩種基板設(shè)計(jì)：一種為 4 層板共計(jì) 0.23 m m 厚，另一種為 2 層板共計(jì) 0.17 m m 厚。整個(gè)封裝大小尺寸為 12 m m 。為了研究不同芯片大小尺寸對(duì)翹曲的影響，我們使用了三種從小到大的芯片尺寸，分別為5 m m ，6.5 m m ，8.7 m m 。在材料使用上，采用了一種超低 CTE 的基板和一種高 CTE 的塑封組合。

4 不同芯片尺寸下的封裝翹曲

圖 8 和圖 9 分別顯示了使用 4 層 0.23 m m 基板和 2 層 0.17 m m 基板封裝不同尺寸芯片時(shí)的翹曲數(shù)值。這些翹曲數(shù)值是通過(guò)莫爾條紋投影儀（shadowm oiré）測(cè)量的平均值。根據(jù)業(yè)界慣例，正值翹曲表示翹曲為凸形，而負(fù)值翹曲表示翹曲為凹形，如圖中所示。

從圖中數(shù)據(jù)我們可以得出一些很重要的結(jié)論：

（1）封裝超薄化后，翹曲對(duì)芯片大小非常敏感。不同尺寸的芯片封裝后翹曲相差非常大，甚至翹曲的方向都會(huì)改變，例如圖 8 中在回流溫度 260℃時(shí)的翹曲，當(dāng)芯片為 5 m m 時(shí)翹曲方向是凸形正90μm（正值），而芯片為 8.7 m m 時(shí)翹曲變成了凹形負(fù) 100μm（負(fù)值）。

（2）對(duì)于大芯片（8.7 m m），超薄化后的封裝翹曲非常大，超過(guò)了一般要求的翹曲水平（100μm 以下）。所以，大芯片超薄封裝的翹曲極具挑戰(zhàn)性。另一方面，也不是說(shuō)芯片越小翹曲就會(huì)越小，如設(shè)計(jì)或材料選擇搭配不當(dāng)，小芯片封裝會(huì)比大芯片封裝的翹曲更大。例如圖 9 中所示，5 m m 芯片比 6.5 m m 及8.7 m m 芯片的翹曲都大。原因是不同大小的芯片翹曲方向有可能不同。

（3） 通常所說(shuō)的采用低 CTE 的基板和高 CTE的塑封組合有利于降低翹曲，是針對(duì)封裝大芯片時(shí)當(dāng)翹曲方向在室溫下是凸形而高溫下是凹形時(shí)才成立。而當(dāng)使用小芯片時(shí)，翹曲方向有可能反過(guò)來(lái)，此時(shí)上述觀點(diǎn)將不再成立，而必須使用高 CTE 的基板配低 CTE 的塑封組合，才能降低翹曲。

（4）圖中數(shù)據(jù)顯示，同一套材料組合及設(shè)計(jì)很難適用于各種不同大小的芯片。

（5）綜上所述，新一代超薄封裝將會(huì)使翹曲大小和方向出現(xiàn)各種可能，而且相當(dāng)敏感，難以只憑經(jīng)驗(yàn)預(yù)估。所以，必須定制優(yōu)化，并在設(shè)計(jì)時(shí)使用相關(guān)的計(jì)算機(jī)有限元翹曲模型模擬仿真，以幫助預(yù)估最后封裝的翹曲及改善的方案例如各層厚度和材料的選擇搭配。

5 基板薄化對(duì)翹曲的影響

在基板設(shè)計(jì)時(shí)，可選擇采用不同的層數(shù)和厚度。除了對(duì)基板電性能的考慮之外，這些因素對(duì)封裝的翹曲也有影響。圖 10 顯示了使用 4 層板和 2 層板的封裝在翹曲上的差別。對(duì)大芯片封裝而言，使用 4層基板的封裝翹曲比 2 層基板的會(huì)更大。這是因?yàn)? 層基板含更多的金屬層和絕緣層，這些材料具有相當(dāng)高的 CTE，從而使得 4 層基板的整個(gè)基板有效CTE 值要比 2 層基板的大，翹曲也就相應(yīng)增大。相對(duì)而言，基板層數(shù)越多，或者基板核越薄，基板核所起的作用就越小，翹曲就會(huì)加大。以此類推，采用最新出現(xiàn)的無(wú)核基板（CorelessSubstrate）的封裝翹曲將會(huì)是更大的挑戰(zhàn)。

基板變薄后帶來(lái)的另一個(gè)問(wèn)題是基板設(shè)計(jì)公差的影響增大。傳統(tǒng)基板使用很厚的核，核在整個(gè)基板的機(jī)械性能上起主導(dǎo)作用，所以設(shè)計(jì)公差的影響并不明顯。但當(dāng)基板變薄后，核的主導(dǎo)作用變?nèi)酰鲗雍穸鹊脑O(shè)計(jì)公差所帶來(lái)的成品基板差異就不能再忽略了。圖 11 顯示了一例基板設(shè)計(jì)時(shí)公差控制的影響。第一組數(shù)據(jù)采用標(biāo)準(zhǔn)設(shè)計(jì)共差，結(jié)果封裝的翹曲在回流高溫時(shí)為 96μm ，超過(guò)客戶指標(biāo)（90μm）。

第二組數(shù)據(jù)為改進(jìn)版，對(duì)基板各層厚度的公差做了進(jìn)一步控制，尤其是金屬層（信號(hào)層）。結(jié)果這一組的翹曲得到改善，降低了 12μm ，達(dá)到了客戶指標(biāo)要求。這說(shuō)明當(dāng)基板變薄后必須加強(qiáng)對(duì)公差的控制，同時(shí)，當(dāng)封裝產(chǎn)品開(kāi)發(fā)已進(jìn)入最后階段，其它各種參數(shù)都已定型的情況下，也還有可能通過(guò)對(duì)基板各層的厚度公差進(jìn)行優(yōu)化控制，以進(jìn)一步改善翹曲，達(dá)到客戶指標(biāo)。

基于類似的原因，我們發(fā)現(xiàn)，基板變薄后，不同基板廠商生產(chǎn)流程控制差異所造成的成品基板差異也變得更加明顯，必須加以更嚴(yán)格的控制。尤其是在現(xiàn)代的商業(yè)模式下，同一基板總是從幾家不同供應(yīng)商進(jìn)貨。圖 12 顯示了一例同一設(shè)計(jì)但來(lái)自不同供應(yīng)商的基板對(duì)最后封裝翹曲的影響。數(shù)據(jù)表明，使用三個(gè)供應(yīng)商的基板進(jìn)行封裝的翹曲都不同，相差達(dá) 20μm 。其中供應(yīng)商 B 和 C 的基板封裝的翹曲最后都超標(biāo)。而即使是同一供應(yīng)商 A，不同的生產(chǎn)流程控制也會(huì)造成翹曲差異。

為進(jìn)一步研究造成基板差異的根源，我們也測(cè)量了這些基板在封裝之前裸基板每個(gè)單元本身的翹曲。圖 13 顯示的是來(lái)自不同供應(yīng)商的裸基板在封裝之前其自身的翹曲比較。可以看出，基板薄化后，不再像傳統(tǒng)的厚基板那樣平整，裸基板本身就會(huì)產(chǎn)生很大的翹曲（可達(dá) 100-200μm），而且翹曲隨不同的供應(yīng)商，不同的生產(chǎn)流程控制而不同。另一個(gè)發(fā)現(xiàn)是，裸基板本身的翹曲可隨不同的基板核材料而呈現(xiàn)完全不同的狀態(tài)。

裸基板本身的翹曲除了會(huì)影響最后封裝的翹曲之外，還會(huì)影響封裝過(guò)程的可制造性（m anufactura-bility）。例如在芯片倒裝過(guò)程中，如果裸基板的翹曲過(guò)大，會(huì)使芯片倒裝無(wú)法實(shí)施。

封裝薄化之后，基板對(duì)設(shè)計(jì)公差及供應(yīng)商生產(chǎn)流程的差異都變得更加敏感。因此，必須采用更嚴(yán)格的公差控制和供應(yīng)鏈的控制，才能更好地控制最后封裝的翹曲。

6 超薄裸芯片的翹曲

芯片本身也在不斷薄化，從 100μm 降至80μm ，60μm ，甚至 50μm 以下，而芯片本身的翹曲問(wèn)題也開(kāi)始出現(xiàn)。圖 14 顯示的是一顆厚度為50μm ，大小為 8 m m ×8 m m 的裸芯片在不同溫度下的翹曲。圖中數(shù)據(jù)表明 50μm 厚的芯片本身的翹曲可以由室溫下的正 50μm （凸形） 變?yōu)楦邷?60℃下的負(fù) 40μm （凹形），這種程度的翹曲還是很顯著的。需要說(shuō)明的是，芯片本身的翹曲也會(huì)因不同的設(shè)計(jì)和制造過(guò)程而不同，不能一概而論。

超薄芯片本身的翹曲主要是由于硅晶和隨后一層一層的低 k 電路（low k layer,BEOL）之間不同的熱膨脹系數(shù)引起的。當(dāng)芯片厚時(shí)，由于硅晶的鋼性很高，不易變形，但當(dāng)芯片很薄時(shí)，鋼性顯著降低，翹曲也隨之顯著增大。

芯片本身的翹曲會(huì)增加組裝過(guò)程中的困難，及芯片倒裝過(guò)程的良率，也會(huì)對(duì)最后整個(gè)封裝的翹曲產(chǎn)生影響。

7 總結(jié)

本文論述了新一代疊層封裝（PoP）的發(fā)展趨勢(shì)。主要表現(xiàn)在芯片 /封裝比增大，倒裝芯片及銅柱技術(shù)的應(yīng)用，上下封裝層互連間距縮小，以及封裝超薄化。為此新的 PoP 技術(shù)例如穿塑孔 TM V 等因應(yīng)而生，新一代超低 CTE 基板和超高 CTE 塑封材料等也開(kāi)發(fā)迅猛，以降低因超薄化引起的封裝翹曲。

文章進(jìn)一步討論了封裝翹曲這個(gè)已成為阻礙新一代PoP 發(fā)展的瓶頸問(wèn)題和面臨的挑戰(zhàn)。基于收集的生產(chǎn)實(shí)驗(yàn)數(shù)據(jù)，可以得出如下結(jié)論：

（1）超薄化后的封裝翹曲對(duì)芯片尺寸大小相當(dāng)敏感。

（2）封裝的各層厚度設(shè)計(jì)以及封裝材料的選取必須根據(jù)不同應(yīng)用，不同芯片的大小進(jìn)行定制優(yōu)化，采用不同的組合才能控制好翹曲。很難再使用傳統(tǒng)的同一材料配置適用于不同產(chǎn)品設(shè)計(jì)的開(kāi)發(fā)模式。

（3）超薄化后基板的設(shè)計(jì)公差以及不同供應(yīng)商的生產(chǎn)流程差異對(duì)封裝翹曲的影響變得更加顯著，因此有必要采取更嚴(yán)格的公差控制以及供應(yīng)鏈的控制。

（4）芯片超薄化后也會(huì)使裸芯片本身出現(xiàn)顯著的翹曲問(wèn)題。